74ls138电路图接法 74ls138原理图

用74LS138和与非门实现全加器 呼呼 电路图啊 接线图啊？

首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器.

74ls138电路图接法 74ls138原理图

全加器有3个输入端：a,b,ci；有2个输出端：s,co.

与3-8译码器比较,3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端,OUT(0-7).

这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端,即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平,保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系.

现在写出全加器和3-8译码器的综合真值表：

（A/a,B/b,C/ci为全加器和译码器的输入,OUT为译码器的输出（0-7）,s为加法器的和,co为加法器的进位输出）PS:假定译码器的输出为高电平有效.

A/a B/b C/ci OUT s co

0 0 0 0 0 0

0 0 1 1 1 0

0 1 0 2 1 0

0 1 1 3 0 1

1 0 0 4 1 0

1 0 1 5 0 1

1 1 0 6 0 1

1 1 1 7 1 1

根据上面的真值表,可以设计出电路图：

将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入,或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入,或门的输出作为加法器的进位输出.即完成了加法器的设计.

回过头来分析：

当加法器的输入分别为：a=1,b=0,ci=1时,对应3-8译码器的输入为A=1,B=0,C=1,这是译码器对应的输出为OUT(5)=1,其余的为0,根据上面设计的连接关系,s=0,co=1,满足全加器的功能,举其他的例子也一样,所以,设计全加器的设计正确.,10,用74LS138和与非门实现全加器 呼呼 电路图啊 接线图啊

详细点呗 谢谢哈

74LS138怎么接线？？

三输入奇偶校验电路偶数个1时输出1，其真值表如图左，Y=A'B'C'+A'BC+AB'C+ABC'，

对比74ls138真值表，输出对应项为Y=Y0'+Y3'+Y5'+Y6'=(Y0'Y3'Y5'Y6')'，电路图如下。

74ls153,74ls138的各控制端应如何连接才能保证芯片正常工作

74ls138功能介绍 请对照课本学习

74ls138引脚图

74HC138管脚图：74LS138 为3 线——8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其工作原理如下：

当一个选通端（G1）为高电平，另两个选通端（/（G2A）和/（G2B））为

低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低

电平译出。

利用 G1、/（G2A）和/（G2B）可级联扩展成 24 线译码器；若外接一个反

相器还可级联扩展成 32 线译码器。

若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器

用与非门组成的3线-8线译码器74LS138

3线-8线译码器74LS138的功能表

无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个

输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。

当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出

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由上式可以看出，同时又是这三个变量的全部小项的译码输出，所以也把这种译码器叫做小项译码器。

71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.

5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以

反码的形式从输出，而不会被送到其他任何一个输出端上。

【例3.3.2】 试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。

解：由图3.3.8可见，74LS1383个地址输入端。如果想对4位二进制代码，只能利用一个附加控制端（当中的一个）作为第四个地址输入端。 取第（1）片74LS138的和作为它的第四个地址输入端（同时令），取第（2）片的作为它的第四个地址输入端（同时令），取两片的、、，并将第（1）片的

和接至，将第（2）片的接至，如图3.3.9所示，于是得到两片74LS138的输出分别为

图3.3.9 用两片74LS138接成的4线——16线译码器

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式（3.3.8）表明时第（1）片74LS138工作而第（2）片74LS138禁止，将的0000——0111这8个代码译成8个低电平信号。而式（3.3.9）表明时，第（2）片74LS138工作，第（1）片74LS138禁止，将的1000——1111这8个代码译成8个低电平信号。这样就用两个3线——8线译码器扩展成一个4线——16线的译码器

了。

同理，也可一用两个带控制端的4线——16线译码器接成一个5线-32线译码器。

例2. 74LS138 3——8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出引脚的波形。

解：由74LS138的功能表知，当（A为低电平段）译码器不工作，8个输出引脚全为高电平，当（A为高电平段）译码器处于工作状态。因所以其余7个引脚

输出全为高电平，因此可知，在输入信号A的作用下，8个输出引脚的波形如下：

即与A反相；

其余各引脚的输出恒等于1（高电平）与A的波形无关。

74LS138

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引脚图

74LS138 为3 线——8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，

其工作原理如下：

当一个选通端（G1）为高电平，另两个选通端（/（G2A）和/（G2B））为

低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。

利用 G1、/（G2A）和/（G2B）可级联扩展成 24 线译码器；若外接一个反

相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。

怎样用74LS151和74LS138设计逻辑电路？

设计一个监视交通信号灯工作状态的逻辑电路。

其条件是：信号灯由红（用R表示），EL0305RA-4R7J黄（用y表示），绿（用G表示）三种颜色组成。正常工作时，任何时刻必须且只允许一盏灯点亮。而当出现其他五种点亮状态时电路发生故障，这时要求发出故障信号（用Z表示），以提醒维护人员前去修理。

本实验中R，y，G为1表示灯亮，为0表示灯灭。Z为0表示工作正常，Z为1表示故障。

(1)用74LS151（见图3.2.1）设计上述电路，设计方法参见相关教材中用数据选择器设计

组合逻辑电路。

(2)用74LS138（见图3.2.2）设计信号灯电路，设计方法参见相关教材中用译码器设计组合逻辑电路。

要求：

1)列出逻辑真值表。

2)写出逻辑函数式。

3)画出逻辑电路图和芯片引脚接线图。

4)实验接线并测试电路。

提示：用74LS138设计信号灯电路时，可以用74LS30（见图3.2.3）配合设计。

注意：与非门多余的端口接高电平，防止引入干扰。

如何使用集成译码器74LS138设计一个三人表决器？？？？帮忙画出电路图！！！！

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。

全加器有3个输入端：a,b,ci；有2个输出端：s,co.

与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。

这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。

现在写出全加器和3-8译码器的综合真值表：

（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。

A/a B/b C/ci OUT s co

0 0 0 0 0 0

0 0 1 1 1 0

0 1 0 2 1 0

0 1 1 3 0 1

1 0 0 4 1 0

1 0 1 5 0 1

1 1 0 6 0 1

1 1 1 7 1 1

根据上面的真值表，可以设计出电路图：

将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。

回过头来分析：

当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

74LS138引脚图及各脚的功能

74LS138的管脚排列和真值表见下图。由真值表可知，4、5、6脚是控制脚，只有当6脚为高电平而4、5脚都为低电平时，74LS138才对1、2、3脚的输入进行译码，选择和从这三个管脚输入的三位二进制码相对应的某一个输出脚输出低电平，否则所有的输出脚都是输出高电平。

74LS138的管脚排列和真值表见下图。由真值表可知，4、5、6脚是控制脚，只有当6脚为高电平而4、5脚都为低电平时，74LS138才对1、2、3脚的输入进行译码，选择和从这三个管脚输入的三位二进制码相对应的某一个输出脚输出低电平，否则所有的输出脚都是输出高电平。

怎样用74LS138实现三输入组合逻辑电路的设计

参：

设计电路第一步：将三输入变量的逻辑函数写入小项的形式（通常按A，B，C的顺序排列）

设计电路第二步：将三个变量连接到138的输入A2A1A0（对应于ABC）并选择超出其输出的小期限，在其输出端挑出与小项相同的那些项（138低电平有效，实际是函数中小项的非）

设计电路第二步：接入与非门，对标配置数据即可。

扩展资料：

简单的逻辑电路通常是由门电路构成，也可以用三极管来制作。

例如：一个NPN三极管的集电极和另一个NPN三极管的发射极连接，这就可以看作是一个简单的与门电路，此时非门可以利用内部结构，使输入的电平变成相反的电平；与门可以利用内部结构，使输入两个高电平。

反之，当两个三极管的基极都接高电平的时候，电路导通，而只要有一个不接高电平，电路就不导通；这种思路广泛应用于计算机、数字控制、通信、自动化和仪表等方面。

用74LS138设计一个电路图实现函数F=AB+ˉAC

把函数展开为小项表达式：

F=ABC' + ABC + A'B'C + A'BC ( A'表示A非，B' , C' 同)

=A'B'C + A'BC + ABC' + ABC

=m1 + m3 + m6 + m7

=Y1 + Y3 + Y6 + Y7 ，后变成与非-与非式，因画不了横线

逻辑图如下所示